| Título: | Teste, projeto e verificação funcional de uma tag de RFID de 13,56 MHz |
| Autor(es): | Sousa Neto, José Armando Rodrigues de |
| Orientador(es): | Amaral, Wellington Avelino do |
| Assunto: | Identificação por radiofrequência (RFID)
Metodologia Top-Down |
| Data de apresentação: | 1-Jun-2015 |
| Data de publicação: | 23-Jun-2016 |
| Referência: | SOUSA NETO, José Armando Rodrigues de. Teste, projeto e verificação funcional de uma tag de RFID de 13,56 MHz. 2015. 125 f., il. Monografia (Bacharelado em Engenharia Eletrônica)—Universidade de Brasília, Brasília, 2015. |
| Resumo: | A proposta deste trabalho consiste no projeto e verificação funcional, utilizando modelos de alto nível descritos em Verilog-AMS de um front-end analógico de uma tag passiva de RFID de 13,56 MHz. Dois circuitos desta tag foram criados, utilizando a tecnologia TSMC 0.18 um, por alunos de iniciação cientifica da faculdade UnB – campus Gama, posteriormente mandados para fabricação e encapsulados em um modelo JLCC 68. Foram feitos testes em laboratório, a fim de caracterizar cada um destes circuitos, com o intuito de saber como se comportavam na prática, e baseado no resultado avaliou-se a necessidade de reprojetá-los. Concomitantemente, houve também a realização do projeto elétrico e o respectivo layout dos blocos individuais restantes que compõem o front-end analógico da tag utilizando o simulador CADENCE Virtuoso. Em paralelo, simulações mistas dos blocos em Verilog-AMS com o circuito elétrico foram realizadas a fim de validar os circuitos projetados. Para a realização deste projeto foi utilizada a metodologia de projeto “Top-Down”. |
| Abstract: | The purpose of this work is the project and functional verification, using high level models described in Verilog-AMS of an analog front-end passive RFID tag for 13.56 MHz. Two circuits of this RFID were designed, using the TSMC 0.18 um technology, by scientific initiation students of University of Brasilia – campus Gama, posteriorly sent to manufacturing and encapsulated in a JLCC 68 pins package. Tests were made in laboratory to characterize each of these circuits, in order to know how they behave in practice, and depending on the outcome will be assessed the need for redesigns. Concomitantly, there was also the realization of the electrical design and its layout of other individual blocks that make up the analog front-end of the tag using the CADENCE Virtuoso simulator. In parallel, mixed simulations of the blocks in Verilog-AMS with the electric circuit were conducted to validate the designed circuits. For the realization of this project will be used the project methodology called "Top-Down". |
| Informações adicionais: | Monografia (graduação)—Universidade de Brasília, Faculdade UnB Gama, Curso de Engenharia Eletrônica, 2015. |
| Aparece na Coleção: | Engenharia Eletrônica
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