Implementação de técnicas de Design for Testability em um processador de arquitetura RISC-V

Abstract

Encontra-se em desenvolvimento na Universidade de Brasília (UnB) o projeto Cedro, cujo objetivo é a implementação de um SoC (System-on-Chip) com capacidade de comunicação UHF/UWB (Ultra High Frequency/Ultra Wideband) para aplicações de monitoramento na área de saúde. Dentre outros blocos, o SoC possuirá um módulo DSP (Digital Signal Proces sing) para processamento de sinais provenientes de sensores. Para aumentar a capacidade de processamento local, foi especificado um processador de baixo consumo baseado na arquitetura open source do RISC-V. Dada a complexidade da implementação deste projeto em circuito integrado, é crucial garantir a possibilidade de realizar testes que permitam identificar as causas de problemas na funcionalidade do mesmo. Projeto para testabilidade (do inglês, Design for Testability - DFT) é um conjunto de técnicas usadas para adicionar características de testabilidade a circuitos integrados tornando-os mais confiáveis, visto que sua funcionalidade pode ser afetada por defeitos de fabricação. Nesse contexto, a proposta do presente trabalho é aplicar técnicas de DFT na implementação do processador baseado em RISC-V através da utilização das ferramentas de síntese do fluxo de projeto para circuitos integrados digitais da Cadence Design Systems. Assim, com a adição de circuitos como scan chains ao processador, espera-se aumentar a controlabilidade e observabilidade e facilitar o processo de teste após a fabricação do mesmo. O trabalho em questão apresenta o fluxo de implementação lógica com técnicas de DFT, juntamente com a geração de vetores de teste e a aplicação dos mesmos no circuito pós-síntese. A estratégia escolhida foi a utilização de células muxed scan-flops, o que permitiu uma cobertura de falhas de 99,99% do circuito, com um aumento de aproximadamente 16% na área e 18% no consumo de potência.