Modelagem em Verilog-AMS de uma tag passiva de RFID e projeto elétrico do demodulador ASK

Abstract

Este trabalho visa desenvolver os blocos constituintes do front-end analógico de uma tag passiva de RFID para 13,56 MHz utilizando a linguagem Verilog-AMS. A metodologia adotada para o desenvolvimento do projeto foi a Top-Down que, tem como objetivo, verificar o sistema em um nível abstrato antes de iniciar seu projeto mais detalhado. Esse método é indicado para projetos extensos e mais complexos, onde, tem-se no planejamento da modelagem do sistema um ponto chave para seu desenvolvimento. É modelado em Verilog-AMS os blocos individuais que compõem o front-end analógico da tag, que são: o retificador, modulador, demodulador e oscilador. Os modelos criados foram validados utilizando o simulador CADENCE Virtuoso e obtido os resultados esperados e planejados. Com isso, foi feito o projeto elétrico do demodulador ASK com a tecnologia TSMC 180nm, enviando o layout do circuito para fabricação do chip. Ao mesmo tempo, simulações mistas dos blocos em Verilog-AMS com o circuito elétrico do demodulador ASK foram realizadas a fim de validar os modelos e a metodologia. Com o Verilog-AMS foi possível melhorar o desempenho de um projeto complexo a partir de uma modelagem em alto nível, seguindo essa metodologia aplicada para projetos de circuitos integrados. Portanto, por ter sido implementado blocos individuais constituintes do sistema, as mesmas, posteriormente, poderão ser utilizadas em outros projetos que não necessariamente são uma tag de RFID. _____________________________________________________________________________ ABSTRACT

This work aims the development of the analog front-end blocks of a passive RFID tag to 13.56MHz using Verilog-AMS language. Top-Down was the adopted methodology to develop this project, that has, as goal, verify the system as an abstract level before beginning it’s detailed design. This method is indicated to extensive and complexes projects, where, has the modeling plan of the system as a key to it’s development. It is designed, in Verilog- AMS, the analog front-end individual blocks, they are: rectifier, modulator, demodulator and oscillator. The created models were validated using CADENCE Virtuoso as Simulator and it’s expected and planned results were obtained. With this, the ASK demodulator electric circuit was designed using TSMC 180 nm, sending it to manufacture. At the same time, mixed simulations with the blocks in Verilog-AMS and the electric circuit of the ASK demodulator are run in order to validate the models and methodology. With the Verilog-AMS was possible to enhance the performance of a complex project from a high level modeling, guided by this methodology applied to integrated circuits. Thus, as the individual blocks implemented, they, afterwards, can be used in another projects which, not necessarily, are a RFID tag.