Verificação funcional de modelos transacionais de processadores

Abstract

O presente Trabalho de Conclusão de Curso, propõe-se a desenvolver um ambiente de verificação funcional para modelos de processadores em nível transacional desenvolvidos em linguagem HDL (Hardware Description Language). Em especial, serão tratados modelos de processadores descritos em SystemC no padrão TLM-2.0 sem precisão temporal. Como estudo de caso, será utilizado o processador MIPS Plasma de 32 bits e cinco estágios de pipeline implementado pelo aluno Tiago Trindade da Silva, do programa de doutorado em Engenharia de Sistemas Eletrônicos e Automação do Departamento de Engenharia Elétrica, Universidade de Brasília. Na primeira parte do trabalho, foi feito um levantamento geral de metodologias praticadas no mercado que atendem os requisitos de verificação funcional necessários para validar modelos descritos em SystemC. Dentre várias metodologias e ferramentas encontradas, a UVM (Universal Verification Methodology) foi a escolhida para o desenvolvimento deste trabalho, pois atende por completo as necessidades de comunicação, interface e estrutura dos ambientes de verificação que deseja-se construir. Em conjunto com a UVM, utiliza-se a biblioteca UVM Connect, a qual possibilita a interação do código em SystemVerilog, proveniente do ambiente de verificação, com o código em SystemC, proveniente do modelo de processador testado. Nesta segunda e última etapa do trabalho, são mostradas as fases de planejamento, execução do processo de verificação funcional e resultados obtidos. A fase de planejamento é constituída pela definição das métricas de cobertura baseadas em técnicas de verificação de processadores e também pela elaboração do plano de verificação. A fase de execução consiste na criação de códigos que compõem ambientes de verificação que buscam exercitar o modelo de processador em seus aspectos funcionais. Diferentes tipos de testes aleatórios são gerados para alcançar pontos críticos que seriam dificilmente encontrados com simulações e testes comuns. ____________________________________________________________________________ ABSTRACT

This Final Paper proposes the development of a verification environment for processors implemented in HDL (Hardware Description Language) at the transaction level, specially, those described in SystemC TLM-2.0 standard, with un-timed code style. It will be used as design under verification the 32 bits MIPS processor with five pipeline stages implemented by the student Tiago Trindade da Silva of the doctoral program in Electronic Systems and Automation Engineering of the University of Brasília. In the first part of this work, it was made a research of methodologies used in the market which could meet the requisites of functional verification needed to validate a SystemC model. Among several methodologies and tools found, the UVM (Universal Verification Methodology) was chosen for the development of this work, because it meets all the requirements of communication, interface and architecture of the verification environment which is wished to develop. The usage of UVM with SystemC models require another library called UVM Connect, which connects the SystemVerilog code, from the testbench, with the C++ code, from the model. In this second and last step of the work, are presented the planning phases, project execution and results. The planning phase consists of defining the coverage metrics and the formulation of verification plan. The execution phase consists in write the code that composes the testbench environment. Different types of tests are executed for reach the corne cases of the project.