Implementação em hardware de uma camada física UWB IEEE 802.15.6 integrada a um processador RISC-V via AXI4-Lite

Abstract

O Projeto Cedro, desenvolvido pelo Laboratório de Microeletrônica da Universidade de Brasília (LabMicro/UnB), tem como objetivo o desenvolvimento de um SoC (System-on Chip) de ultrabaixo consumo de energia para aplicações de monitoramento remoto na área da saúde e em Internet das Coisas (IoT). Além dos subsistemas responsáveis pela captação e gerenciamento de energia, pelo condicionamento analógico dos sinais e pela operação em radiofrequência, o SoC incorpora também uma cadeia de processamento digital, que é composta por um filtro de média móvel, um processador RISC-V e um transceptor UWB (Ultra Wide Band), sendo nesse contexto que se insere este trabalho. Embora uma parte dessa cadeia já tivesse sido implementada e validada em hardware, o transceptor UWB encontrava-se validado apenas em ambiente de simulação, e a comunicação entre os módulos digitais era realizada por meio da interface nativa do processador, baseada em manipulação direta de registradores mapeados em memória, o que reduz a modularidade e torna mais trabalhosa a integração da arquitetura. Para solucionar essas questões, neste trabalho foi realizada a implementação em FPGA (Field-Programmable Gate Array) da camada física do transceptor UWB, previamente desenvolvida e validada em simulação, bem como a substituição da interface nativa de comunicação pela interface AXI4-Lite, integrando o transceptor, o filtro de média móvel e o processador RISC-V em uma arquitetura padronizada. A metodologia compreendeu a adaptação e encapsulamento dos módulos previamente desenvolvidos como periféricos AXI4-Lite, para integração da arquitetura no ambiente Vivado, e sua validação funcional em hardware nas plataformas de desenvolvimento Basys 3 e Nexys 4, que integram FPGAs da família Artix-7, da Xilinx. Os resultados demonstraram o funcionamento correto da arquitetura proposta, validando a comunicação entre os módulos digitais e evidenciando que a adoção da interface AXI4-Lite estabelece uma infraestrutura viável de comunicação padronizada para a cadeia de processamento digital do Projeto Cedro. Além disso, a análise comparativa entre as arquiteturas PicoRV32 e NEORV32 quanto à utilização de recursos da FPGA e ao consumo de potência forneceu subsídios para a seleção da arquitetura de processador mais adequada ao projeto, favorecendo sua evolução e futuras implementações em tecnologia CMOS (Complementary Metal-Oxide-Semiconductor) de 65 nm.