Acelerador de hardware em FPGA para aplicações em aprendizado de máquina

Abstract

A popularização do uso do aprendizado de máquinas no sentido de que sua utilização é crescente nas mais variadas aplicações tecnológicas tem criado uma demanda também crescente por poder computacional e energia. Estes fatores, por serem fundamentais para o treinamento e funcionamento das redes neurais, tornam também limitante a sua utilização quando os recursos necessários não podem ser fornecidos ou quando o tempo de espera de execução dos algoritmos é tão grande que desestimula ou impede o andamento de pesquisas.Esses problemas tem sido acentuados quando se coloca em perspectiva também a questão ambiental associada às altas demandas de energia. Nesse contexto, tornou-se fundamentala busca por alternativas às GPUs e CPUs, as quais além de não poderem ser utilizadas em aplicações de pequeno porte, como smartphones e relógios inteligentes, demandam grande quantidade de energia. Uma das alternativas consiste no uso de FPGAs (Field Programmable Gate Arrays) para prover um hardware dedicado à realização das operações mais custosas dos algoritmos: as matriciais. O motivo por trás disso foi exposto na fundamentação teórica desenvolvida para uma rede MLP genérica utilizando a notação de operações matriciais,o que não foi encontrado nas fontes pesquisadas. Foram apresentadas duas soluções comotimizações diferentes. A primeira tem como foco desempenho e consegue entregar o resultado de um elemento da matriz resultante da multiplicação matricial em apenas 270ns. Já a segunda implementação resultou em um compromisso entre performance e ocupação da FPGA, ocupando em média 40% a 50% da FPGA da placa Basys 3. O resultado do design2 pode ser computado em 330ns. Esse resultado apresenta uma penalidade de apenas 20%com relação ao design 1, porém ocupando 14do espaço. Considera-se, então, um bom compromisso de design. Além disso, o design 2 é cerca de 4 vezes mais rápido e 50 vezes maiseficiente que um script em Python.