Implementação em FPGA do módulo corretor fino de frequência e desenvolvimento do simulador de enlace em aritmética de ponto fixo aderentes ao protocolo DVB-S2X

Abstract

Neste trabalho é apresentado o desenvolvimento de um simulador da etapa de recepção de sinais (Fixlink) de um canal de comunicação satelital aderente ao protocolo DVB-S2X,usando aritmética de ponto fixo e linguagem Python, o qual servirá como modelo de referência para soluções em hardware. Utilizou-se como referência um simulador já existente em ponto flutuante (Satlink),scripts do MATLAB e módulos já desenvolvidos em hardware. Foram desenvolvidos modelos em alto nível para do filtro RRC, do sincronizador de quadros (FrameSync) e do corretor fino de frequência (FFC), sendo este último implementado em FPGA no kit de desenvolvimento da Xilinx Zedboard. O modelo do filtro RRC foi avaliado usando quadros modulados em QPSK, 8PSK e 16APSK com resolução de 12bits, sendo 9 bits para parte fracionaria. Com essa resolução obteve-se um valor de MSE na casa de10−8para a parte real dos símbolos e um erro de10−6para a parte imaginária em relação a uma implementação em ponto flutuante, e para implementação em VHDL obteve-se um erro MSE na casa de10−6. O modelo do FrameSync foi avaliado comparando o desempenho com o simulador Satlink, variando o valor Eb/N0 de -2 a 10 dB. Ambos os simuladores apresentaram o mesmo desempenho a partir do valor de Eb/N0 = 2dB. Foi feito um teste de estresse no FrameSync para induzir falhas ao adicionar quadros falsos dentro de um grupo de 10 quadros verdadeiros, a falha ocorre somente quando dois picos falsos da correlação apresentam o distanciamento igual a um quadro verdadeiro. O FFC já possuía um módulo de estimação de frequência implementado em alto nível e em VHDL, porém não atendiam os requisitos da norma, sendo necessário alterar a resolução para 14bits com 10 bits de parte fracionaria. Após a alteração o estimador passou a atender os requisitos do projeto obtendo um erro RMS de3.09𝑥10−5, e na simulação comportamental em VHDL ficou abaixo do valor de5.20𝑒−5exigido. A implementação deste módulo tem uma latência de 20,22 ms enquanto o sub módulo corretor teve uma latência de 75 ns ethroughputde um ciclo de relógio (100 MOPS). A implementação do Timming Recovery em software foi comparada com a implementação em hardware e foi descoberto a diferença arquitetural. O corretor grosseiro de frequência (CFC) não apresentava o módulo de correção dos símbolos por isso teve que ser implementado no Fixlink com a mesma abordagem usada no FFC. Durante a integração foi descoberta a necessidade da sobre amostragem na entrada do CFC por isso o filtro RRC foi deslocado para após o CFC. Finalmente, na integração do corretor de fase (PC) foi encontrada a ausência do algoritmo de Unwrapping que limita a rotação de fase entre𝜋e−𝜋. Após implementar esse algoritmo no Fixlink, os testes de integração até o PC foram satisfatórios sendo possível observar a correção nas constelações de saída do Fixlink de acordo com o esperado nos cenários de Eb/N0 de 80 dB e 2 dB.