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Título: Implementação em FPGA do módulo corretor fino de frequência e desenvolvimento do simulador de enlace em aritmética de ponto fixo aderentes ao protocolo DVB-S2X
Autor(es): Santos, Ítalo Barbosa
Orientador(es): Muñoz Arboleda, Daniel Mauricio
Assunto: Python (Linguagem de programação de computador)
Comunicações digitais
Data de apresentação: 11-Nov-2021
Data de publicação: 6-Out-2022
Referência: SANTOS, Ítalo Barbosa. Implementação em FPGA do módulo corretor fino de frequência e desenvolvimento do simulador de enlace em aritmética de ponto fixo aderentes ao protocolo DVB-S2X. 2021. 84 f., il. Trabalho de Conclusão de Curso (Bacharelado em Engenharia Eletrônica) — Universidade de Brasília, Brasília, 2021.
Resumo: Neste trabalho é apresentado o desenvolvimento de um simulador da etapa de recepção de sinais (Fixlink) de um canal de comunicação satelital aderente ao protocolo DVB-S2X,usando aritmética de ponto fixo e linguagem Python, o qual servirá como modelo de referência para soluções em hardware. Utilizou-se como referência um simulador já existente em ponto flutuante (Satlink),scripts do MATLAB e módulos já desenvolvidos em hardware. Foram desenvolvidos modelos em alto nível para do filtro RRC, do sincronizador de quadros (FrameSync) e do corretor fino de frequência (FFC), sendo este último implementado em FPGA no kit de desenvolvimento da Xilinx Zedboard. O modelo do filtro RRC foi avaliado usando quadros modulados em QPSK, 8PSK e 16APSK com resolução de 12bits, sendo 9 bits para parte fracionaria. Com essa resolução obteve-se um valor de MSE na casa de10−8para a parte real dos símbolos e um erro de10−6para a parte imaginária em relação a uma implementação em ponto flutuante, e para implementação em VHDL obteve-se um erro MSE na casa de10−6. O modelo do FrameSync foi avaliado comparando o desempenho com o simulador Satlink, variando o valor Eb/N0 de -2 a 10 dB. Ambos os simuladores apresentaram o mesmo desempenho a partir do valor de Eb/N0 = 2dB. Foi feito um teste de estresse no FrameSync para induzir falhas ao adicionar quadros falsos dentro de um grupo de 10 quadros verdadeiros, a falha ocorre somente quando dois picos falsos da correlação apresentam o distanciamento igual a um quadro verdadeiro. O FFC já possuía um módulo de estimação de frequência implementado em alto nível e em VHDL, porém não atendiam os requisitos da norma, sendo necessário alterar a resolução para 14bits com 10 bits de parte fracionaria. Após a alteração o estimador passou a atender os requisitos do projeto obtendo um erro RMS de3.09𝑥10−5, e na simulação comportamental em VHDL ficou abaixo do valor de5.20𝑒−5exigido. A implementação deste módulo tem uma latência de 20,22 ms enquanto o sub módulo corretor teve uma latência de 75 ns ethroughputde um ciclo de relógio (100 MOPS). A implementação do Timming Recovery em software foi comparada com a implementação em hardware e foi descoberto a diferença arquitetural. O corretor grosseiro de frequência (CFC) não apresentava o módulo de correção dos símbolos por isso teve que ser implementado no Fixlink com a mesma abordagem usada no FFC. Durante a integração foi descoberta a necessidade da sobre amostragem na entrada do CFC por isso o filtro RRC foi deslocado para após o CFC. Finalmente, na integração do corretor de fase (PC) foi encontrada a ausência do algoritmo de Unwrapping que limita a rotação de fase entre𝜋e−𝜋. Após implementar esse algoritmo no Fixlink, os testes de integração até o PC foram satisfatórios sendo possível observar a correção nas constelações de saída do Fixlink de acordo com o esperado nos cenários de Eb/N0 de 80 dB e 2 dB.
Abstract: This work presents the development of a Python fixed point simulator (Fixlink) that willserve as a reference model for applications developed in hardware, for the implementationof a radio defined by software adhering to the DVB-S2X protocol. For this, was used asa reference an existing floating point simulator (Satlink), MATLAB scripts and modules already developed in hardware to create some of the modules present in the signal pro-cessing chain. With this, the development of high-level models for three modules was donefor: RRC filter, frame synchronizer (FrameSync) and the fine frequency corrector (FFC),the last one being implemented in FPGA in Xilinx Zedboard’s development kit. As forthe high-level models, the RRC filter was made from the implementation in MATLAB where was used modulated frames in QPSK, 8PSK and 16APSK with a resolution of 12bits being 9 bits for the fractional part. With this resolution was obtained an MSE valuein the place of𝑒−8for the real part of the symbols and an error of𝑒−6for the imaginary part in relation to a floating point implementation and for implementation in VHDL weobtained an MSE error in the place of𝑒−6. To validate the FrameSync implementation,its testing was done by comparing the performance with the Satlink simulator by varyingthe Eb/N0 value from -2 to 10 dB. In this test, the simulators showed the same perfor-mance from the value of Eb/N0 = 2dB. A stress test was also performed on FrameSyncto induce its failure by adding false frames within a group of 10 true frames, the failureonly occurs when two false correlation peaks have the spacing equal to a true frame. TheFFC already had its frequency estimation module implemented both in high level andin VHDL, but it did not meet the project requirements, being necessary to change theresolution to 14 bits with 10 bits for the fractional part. After the change, the estimatorstarted to meet the project requirements, obtaining an RMS error of3.0897𝑒−5in thebehavioral simulation in VHDL, which was below the value of5.20𝑒−5required. Finally,the implementation of the FFC Estimator module had a latency of 20.22 ms while theFFC Corretor sub module had a latency of 75ns with throughput of one clock cycle. The implementation of Timming Recovery in software was compared to the implementation inhardware and it was found that the implemented architectures are different. The coarse frequency corrector (CFC) did not have the symbol correction module so it had to beimplemented in Fixlink with the same approach used in FFC. During the integration, theneed for oversampling at the CFC input was discovered, so the RRC filter was moved toafter the CFC. Finally, in the integration of the phase corrector (PC) it was found the absence of the algorithm of Unwrapping that limits the phase rotation between 𝜋 and−𝜋. After implementing this algorithm in Fixlink, the integration tests up to the PC were satisfactory and it was possible to observe correction in the Fixlink output constellations as expected in the 80 dB and 2 dB Eb/N0 scenarios.
Informações adicionais: Trabalho de Conclusão de Curso (graduação) — Universidade de Brasília, Faculdade UnB Gama, 2021.
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