| Campo Dublin Core | Valor | Língua |
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| dc.contributor.advisor | Jacobi, Ricardo Pezzuol | - |
| dc.contributor.author | Souza, Fábio Trevizolo de | - |
| dc.identifier.citation | SOUZA, Fábio Trevizolo de. Modelagem de uma arquitetura RISC-V com aceleração por cache. 2019. 57 f., il. Trabalho de Conclusão de Curso (Bacharelado em Engenharia da Computação)—Universidade de Brasília, Brasília, 2019. | pt_BR |
| dc.description | Trabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2019. | pt_BR |
| dc.description.abstract | À medida que a diferença de desempenho entre os processadores e a memória continuam a aumentar, implementações de memórias cache são cada vez mais indispensáveis na
tentativa de diminuir essa brecha. Nesse projeto, um modelo em VHDL da ISA RISC-V é
implementado junto com uma cache mapeada diretamente. O objetivo é tentar otimizar o
tempo de acesso e o tempo ocioso gasto pelo processador aguardando os níveis mais altos
de memória, transferir dados. Além disso, avaliar o custo de elementos lógicos na implementação em uma FPGA, bem como o ganho de desempenho quando a implementação
do RISC-V trabalha em conjunto com uma memória cache. | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject.keyword | Hardware | pt_BR |
| dc.subject.keyword | Memória cache | pt_BR |
| dc.title | Modelagem de uma arquitetura RISC-V com aceleração por cache | pt_BR |
| dc.type | Trabalho de Conclusão de Curso - Graduação - Bacharelado | pt_BR |
| dc.date.accessioned | 2021-09-22T13:27:38Z | - |
| dc.date.available | 2021-09-22T13:27:38Z | - |
| dc.date.submitted | 2019-07-10 | - |
| dc.identifier.uri | https://bdm.unb.br/handle/10483/28655 | - |
| dc.language.iso | Português | pt_BR |
| dc.rights.license | A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor que autoriza a Biblioteca Digital da Produção Intelectual Discente da Universidade de Brasília (BDM) a disponibilizar o trabalho de conclusão de curso por meio do sítio bdm.unb.br, com as seguintes condições: disponível sob Licença Creative Commons 4.0 International, que permite copiar, distribuir e transmitir o trabalho, desde que seja citado o autor e licenciante. Não permite o uso para fins comerciais nem a adaptação desta. | pt_BR |
| dc.description.abstract1 | As the performance gap between processors and main memory continues to widen,
implementations of cache memories are needed to bridge the gap. In this project, a VHDL
design of the RISC-V ISA is implemented along with a direct mapped cache looking to
optimize the access time and idle time spent waiting for the upper levels of memory,
transfer data. Also, to evaluate the cost of logic elements when loading it on an FPGA
as well as the performance gain when the RISC-V implementation works with a cache. | pt_BR |
| Aparece na Coleção: | Engenharia da Computação
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