| Campo Dublin Core | Valor | Língua |
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| dc.contributor.advisor | Blawid, Stefan Michael | - |
| dc.contributor.author | Moherdaui, Caio Horita | - |
| dc.identifier.citation | MOHERDAUI, Caio Horita. Simulação e otimização de um transistor orgânico de efeito de campo de degrau vertical auxiliada por computador. 2018. xii, 69 f., il. Trabalho de conclusão de curso (Bacharelado em Engenharia Elétrica)—Universidade de Brasília, Brasília, 2018. | pt_BR |
| dc.description | Trabalho de conclusão de curso (graduação)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2018. | pt_BR |
| dc.description.abstract | Uma estrutura de degrau vertical (VSE) é uma estrutura inovadora para transistores de filmes finos (TFTs). Durante a etapa de metalização, o degrau pode ser implementado como uma máscarabpor sombra e permite a fabricação a baixo custo de TFTs com distância fonte-dreno reduzida.bPortanto, VSE-TFTs devem ser capazes de entregar correntes maiores do que estruturas empilhadas ou coplanares. Atualmente, os templates de simulação de projeto para design tencológicobauxiliado por computador (TCAD) de TFTs são desenvolvidos, que permitem uma comparaçãobquantitativa de variadas geometrias. Como framework de simulador de dispositivos TCAD, foibutilizado o COOS-O. Recomendações iniciais para a otimização de VSE-TFTs são dadas. | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject.keyword | Transistores de filmes finos orgânicos (OTFT) | pt_BR |
| dc.subject.keyword | Microeletrônica | pt_BR |
| dc.subject.keyword | Semicondutores orgânicos | pt_BR |
| dc.title | Simulação e otimização de um transistor orgânico de efeito de campo de degrau vertical auxiliada por computador | pt_BR |
| dc.type | Trabalho de Conclusão de Curso - Graduação - Bacharelado | pt_BR |
| dc.date.accessioned | 2021-07-19T14:37:01Z | - |
| dc.date.available | 2021-07-19T14:37:01Z | - |
| dc.date.submitted | 2018-12-07 | - |
| dc.identifier.uri | https://bdm.unb.br/handle/10483/27957 | - |
| dc.language.iso | Português | pt_BR |
| dc.rights.license | A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor que autoriza a Biblioteca Digital da Produção Intelectual Discente da Universidade de Brasília (BDM) a disponibilizar o trabalho de conclusão de curso por meio do sítio bdm.unb.br, com as seguintes condições: disponível sob Licença Creative Commons 4.0 International, que permite copiar, distribuir e transmitir o trabalho, desde que seja citado o autor e licenciante. Não permite o uso para fins comerciais nem a adaptação desta. | pt_BR |
| dc.description.abstract1 | A vertical step-edge (VSE) is a novel architecture for thin-film transistors (TFTs). During metalization the step can be employed as a shadow mask and allows low cost fabrication of TFTs with reduced source-to-drain distance. Therefore, VSE-TFTs should be able to deliver larger drive currents than traditional coplanar or staggered architectures. In the present project simulation templates for the technology computer aided design (TCAD) of TFTs are developed that allow a quantitative comparison of the various geometries. As device simulator the TCAD framework COOS-O is employed. First recommendations for the optimization of VSE-TFTs are given. | pt_BR |
| Aparece na Coleção: | Engenharia Elétrica
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