Implementação em FPGA do transceiver FMCOMMS3 para o protocolo de comunicação DVBS2X

Abstract

Esse trabalho apresenta um estudo detalhado da implementação em FPGAs (Field Programmable Gate Arrays) de um sistema operacional embarcado via PetaLinux desenvolvido para ser o front-end de um sistema de recepção para o protocolo de comunicação DVB-S2X integrado com o transceiver FMCOMMS3 em comparação com um DDC (Digital Down Converter) totalmente desenvolvido no hardware programável do FPGA. É também desenvolvido nesse documento a integração do DDC com o CFC (Cource Frequency Correction) conforme normatizado no padrão DVB-S2X. Por fim são feitas ponderações do desempenho entre o sistema front-end em SDR (Software Defined Radio) implementado através do PetaLinux e o circuito do DDC implementado em hardware e descrito em VHDL. Um dos componentes inerentes a qualquer padrão é o módulo de recepção do sinal, especificamente o DDC, para qual existem várias soluções implementadas tanto em hardware quanto para aplicações em SDR. A proposta central deste trabalho é desenvolver um sistema de recepção para a placa ZCU104 da empresa Xilinx integrada fisicamente com o transceiver FMCOMMS3 da empresa Analog Devices por meio do PetaLinux, em paralelo a um Digital Down converter em hardware integrado com o CFC. No caso do PetaLinux visa-se desenvolver um sistema operacional ainda não disponibilizado oficialmente pela empresa Analog Devices para o kit de desenvolvimento ZCU104. Observa-se que a empresa, até o presente momento, disponibiliza oficialmente o PetaLinux para a placa ZCU102, contudo, essa segunda é uma placa com um custo maior que a ZCU104 que possui entradas FMC que permitiria a mesma implementação a um custo menor. Em relação ao DDC visa-se explorar de forma intrínseca as especificidades do padrão DVBS2X, como largura de banda, Roll-off, taxa de bits e entre outras métricas se refletindo em um baixo custo de implementação explorando a quantidade de coeficientes dos filtros, formas de ondas esperadas e resolução do oscilador acarretando em uma redução efetiva do processamento ao longo de toda cadeia da down conversão sem perda de generalidade. A generalidade irá se manter pois todos os coeficientes, largura de banda, excursão de frequência são configurados diretamente na descrição do hardware ou usando scripts desenvolvidos como modelos de referência em software que geram os trechos da descrição em hardware. Adicionalmente todos os circuitos foram sintetizados e implementados no FPGA para uma taxa de amostragem de 100 MSPS e caracterizados em termos de precisão, recursos de hardware, latência, throughput e consumo de energia e então comparados com as soluções existentes. Os resultados experimentais mostram que o circuito projetado e integrado com o CFC é viável e eficiente para a recepção e sincronização do sinal conforme a norma DVB-S2X, além de consumir menos recursos e tempo de execução do que os encontrados na literatura.