Implementação em FPGA dos módulos correção grosseira de frequência e correção de fase aderentes ao protocolo DVB-S2X

Abstract

O protocolo DVB-S2X é uma extensão do protocolo DVB-S2, que é a segunda geração do protocolo de comunicação DVB-S, muito utilizado em transmissão de televisão digital por satélite, mas que também pode ser aplicado a serviços interativos com clientes e até em aplicações mais profissionais, como rastreamento de frotas por exemplo. Sob as mesmas condições de transmissão este protocolo tem um desempenho típico 30% maior em relação ao seu protocolo anterior(Morello; Mignone, 2006). Neste protocolo, assim como em outros, há uma parte de recepção e processamento dos dados recebidos, de forma que eles sejam decodificados corretamente, com o mínimo de ruído possível. Nesta etapa de processamento, uma das etapas mais importantes é justamente o processo de sincronismo de frequência e fase da portadora, que busca corrigir os desvios de frequências acarretados principalmente pelas diferenças entre as frequências dos osciladores do transmissor e do receptor, e por conta do efeito Doppler, que também causa um desvio cumulativo de fase. Para solucionar estes problemas é preciso a implementação de um módulo corretor de frequência, cujo funcionamento, neste caso em específico, é análogo a um PLL, bem como a implementação de um módulo corretor de fase. Aplicado ao protocolo DVB-S2X, estas etapas de sincronismo de frequência e fase se dividem em uma mais grosseira e uma mais fina (ETSI, 2014a). Neste trabalho será apresentada a implementação em hardware reconfigurável dos módulos de correção grosseira de frequência e de correção de fase. As arquiteturas de hardware fazem uso de aritmética de ponto fixo e foram validadas inicialmente a nível de simulação comportamental e posteriormente através de uma implementação física em um dispositivo FPGA usando diversos valores de desvio de fase e de frequência. No caso particular do módulo corretor de frequência foi feito um teste em malha aberta. Os circuitos implementados foram caracterizados obtendo, para o módulo de Correção Grosseira de Frequência: um desvio mínimo e máximo suportado de 0.02 e 0.2, respectivamente; erro RMSE abaixo de 0.05; frequência de operação de 100MHz; bom consumo de recursos do módulo; consumo de energia baixo (0,091W); valores de latência e taxa de transmissão de 90ns e 25MSPS, respectivamente; nenhum problema de temporização; módulo ainda em malha aberta, porém foi implementado e validado na FPGA utilizando ILA e memórias ROMs. Para o módulo de Correção de Fase: O RMSE maior encontrado foi para a modulação 16-APSK, de aproximadamente 3, 545.10−4 ; a frequência máxima de operação foi também de 100MHz; o consumo de recursos ficou um pouco elevado; latência e taxa de transmissão de 1780ns e 25 MSPS, respectivamente; consumo de energia baixo (0,091W); nenhum problema com temporização e módulo completo implementado e validado em FPGA por meio de memórias ROMs e LEDs.