Implementação em FPGA de geradores de síndromes para decodificação BCH DVB-S2X

Abstract

A implementação de decodificadores BCH DVB-S2X enfrenta o desafio de determinar algoritmos que possam ser executados com os recursos de hardware disponíveis em um tempo compatível com as taxas de transmissão do sistema de comunicação. O padrão DVB-S2X determina tamanhos de frames entre 3240 e 55440 bits para o código BCH. O processamento paralelo de todos os bits durante a decodificação requer muitos recursos computacionais. E o processamento bit a bit torna o tempo de decodificação extensivo, limitando a taxa de recepção do terminal. O uso de FPGAs permite explorar o paralelismo intrínseco dos algoritmos, promovendo o aumento do desempenho da decodificação. Além disso, as linguagens de descrição de hardware permitem uma prototipagem rápida e de baixo custo. Este trabalho visa a implementação em FPGA de arquiteturas de geradores de síndromes. Isto exigiu a implementação de um multiplicador de Galois parametrizável, de acordo com as ordens de campo determinadas pelo padrão DVB-S2X. Após a implementação do multiplicador de Galois, foi implementada uma arquitetura de entrada serial, na qual uma multiplicação é realizada para cada bit do frame para computar uma síndrome. Para melhoria de desempenho, uma arquitetura de entrada paralela foi implementada, em que os bits do frame são processados em pacotes de 8 bits, reduzindo o número de multiplicações por um fator de 8. A plataforma de hardware usada para implementar as arquiteturas é um Xilinx Zynq Z -7010 XC7Z010-1CLG225C4334. A partir dos resultados de síntese, mapeamento e roteamento em FPGA, obteve-se informações sobre a frequência máxima de operação, consumo de recursos e energia. O gerador de síndromes de entrada serial atingiu a frequência máxima de operação de 200 MHz, com taxa de processamento de 11,11 Mbps e consumo de energia de 0,166W. O gerador de entrada paralela, com ordem 8 de paralelismo, atingiu a frequência máxima de 196 MHz, com taxa de processamento de 87,3 Mbps e consumo de energia de 0,184W. A arquitetura de entrada paralela apresentou melhor desempenho, com um pequeno aumento no consumo de Look Up Tables do FPGA.