DVBS2X standard FPGA implementation of LLR, physical layer de-scrambling and symbol timing synchronization (STR) blocks for satellite applications

Abstract

Dentre o paradigma da comunicação digital, existe o contexto de rádio definido por software, que pode trazer muitas vantages sobre os modelos de radio classicos não reconfiguráveis, por exemplo, o aumento na flexibilidade, que como consequencia traz uma maior facilidade em manutenção e conteção de erros de projeto. Uma estrutura que adiciona à morfologia se aplicando em um conjunto volumoso de contextos e mostrando características unicas de aplicação são os chips field programmable gate array (FPGA). Neste texto foram projetados três blocos do protocolo de comunicação DVBS2X para um SDR em que a aplicação principal é a comunicação por satélite em banda Ku. Os blocos são: Symbol timing synchronization, que lida com a correspondência o tempo de amostragem entre o sinal em quadratura transmitido e o recebido, baseando-se em um algoritmo closed loop non data-aided Gardner Timing Error Detection. O bloco Log Likelihood Ratio, que é um detector maximum à posteriori que estima o símbolo transmitido baseando-se nos símbolos recebidos corrompidos pelo canal AWGN. Symbol Physical Layer De-scrambling, que faz a operação oposto do bloco textitPhysical Layer Scrambling definido para o transmissor pelo padrão DVBS2Xm multiplicando o símbolo recebido por um número complexo definido por uma golden sequence, implemenetando dois linear feedback shift registers na FPGA. Os resultados foram favoráveis com arquiteturas de hardware escolhidas e projetadas, cada bloco foi projetado com uma metodologia Top-down e validado com arquivos vetores codificados em linguagem de alto nível como PYTHON e MATLAB. Este texto propôs e implementou três soluções em hardware viáveis com complexidade de implementação razoáveis, baseando-se sempre no protocol padrão e comparando com outros exemplos da literatura acadêmica.