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dc.contributor.advisorAguayo, Leonardo-
dc.contributor.authorTrindade, Pedro Henrique Andrade-
dc.identifier.citationTRINDADE, Pedro Henrique Andrade. DVBS2X standard FPGA implementation of LLR, physical layer de-scrambling and symbol timing synchronization (STR) blocks for satellite applications. 2019. 98 f., il. Trabalho de Conclusão de Curso (Bacharelado em Engenharia Eletrônica)—Universidade de Brasília, Brasília, 2019.pt_BR
dc.descriptionTrabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Faculdade UnB Gama, 2019.pt_BR
dc.description.abstractDentre o paradigma da comunicação digital, existe o contexto de rádio definido por software, que pode trazer muitas vantages sobre os modelos de radio classicos não reconfiguráveis, por exemplo, o aumento na flexibilidade, que como consequencia traz uma maior facilidade em manutenção e conteção de erros de projeto. Uma estrutura que adiciona à morfologia se aplicando em um conjunto volumoso de contextos e mostrando características unicas de aplicação são os chips field programmable gate array (FPGA). Neste texto foram projetados três blocos do protocolo de comunicação DVBS2X para um SDR em que a aplicação principal é a comunicação por satélite em banda Ku. Os blocos são: Symbol timing synchronization, que lida com a correspondência o tempo de amostragem entre o sinal em quadratura transmitido e o recebido, baseando-se em um algoritmo closed loop non data-aided Gardner Timing Error Detection. O bloco Log Likelihood Ratio, que é um detector maximum à posteriori que estima o símbolo transmitido baseando-se nos símbolos recebidos corrompidos pelo canal AWGN. Symbol Physical Layer De-scrambling, que faz a operação oposto do bloco textitPhysical Layer Scrambling definido para o transmissor pelo padrão DVBS2Xm multiplicando o símbolo recebido por um número complexo definido por uma golden sequence, implemenetando dois linear feedback shift registers na FPGA. Os resultados foram favoráveis com arquiteturas de hardware escolhidas e projetadas, cada bloco foi projetado com uma metodologia Top-down e validado com arquivos vetores codificados em linguagem de alto nível como PYTHON e MATLAB. Este texto propôs e implementou três soluções em hardware viáveis com complexidade de implementação razoáveis, baseando-se sempre no protocol padrão e comparando com outros exemplos da literatura acadêmica.pt_BR
dc.rightsAcesso Abertopt_BR
dc.subject.keywordFPGAs (Field Programmable Gate Arrays)pt_BR
dc.subject.keywordSoftware Defined Radio (SDR)pt_BR
dc.subject.keywordRádio definido por softwarept_BR
dc.subject.keywordVHDL (Linguagem descritiva de hardware)pt_BR
dc.subject.keywordSatélites artificiaispt_BR
dc.titleDVBS2X standard FPGA implementation of LLR, physical layer de-scrambling and symbol timing synchronization (STR) blocks for satellite applicationspt_BR
dc.typeTrabalho de Conclusão de Curso - Graduação - Bachareladopt_BR
dc.date.accessioned2020-07-21T10:26:50Z-
dc.date.available2020-07-21T10:26:50Z-
dc.date.submitted2019-
dc.identifier.urihttps://bdm.unb.br/handle/10483/24390-
dc.language.isoInglêspt_BR
dc.rights.licenseA concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor que autoriza a Biblioteca Digital da Produção Intelectual Discente da Universidade de Brasília (BDM) a disponibilizar o trabalho de conclusão de curso por meio do sítio bdm.unb.br, com as seguintes condições: disponível sob Licença Creative Commons 4.0 International, que permite copiar, distribuir e transmitir o trabalho, desde que seja citado o autor e licenciante. Não permite o uso para fins comerciais nem a adaptação desta.pt_BR
dc.contributor.advisorcoMiosso, Cristiano Jacques-
dc.description.abstract1Within the paradigm of digital communication, there exist the context of software-defined radios, in which many advantages can be found over classical non-reconfigurable radios, for example, the rise in flexibility, that as consequence causes ease in maintenance and project error repair. A structure that adds to this scheme applying itself in a plethora of contexts and showing unique application characteristics is the Field Programmable Gate Array (FPGA) chips. In this text, it was projected three blocks from the DVBS2X standard for an SDR with the main application objective being satellite communication in Ku band. The blocks are: Symbol timing synchronization, that deals with the matching between the transmitted quadrature waveform sampling time and the receiver sampling time, based on a close-loop non-data aided Gardner Timing Error Detection algorithm. Log Likelihood Ratio block, that is a maximum à posteriori symbol estimator based on the received symbols corrupted by the AWGN channel. Symbol Physical Layer Descrambling, that makes the opposite operation from the Physical Layer descrambling defined for the transmitter in the DVBS2X protocol, multiplying the received symbol by a complex number defined with a golden sequence, implemented with two linear feedback shift registers in FPGA. The results were favorable with hardware architectures chosen and projected, each block was design with a Top-down design methodology and validated with vector files coded in high-level languages such as PYTHON and MATLAB. This text proposed and implemented three hardware solutions with synthesizable hardware complexity, based on the DVBS2X standard.pt_BR
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