Implementação de um módulo de leitura de ECG abdominal em gestantes para estimativa da frequência cardíaca fetal usando FPGA

Abstract

Na área de biomédica, o monitoramento da frequência cardíaca fetal (do inglês, FHR - Fetal Heart Rate) tem sido determinante para a obtenção de informações significativas acerca das reais condições do bebê dentro da barriga da mãe. Uma das maneiras nãoinvasivas de se estimar a FHR é através do eletrocardiograma fetal (FECG). Eletrodos são posicionados no abdômen materno e o sinal resultante é o ECG abdominal (AECG), que é composto pelo ECG materno (MECG), pelo FECG e por ruído. A partir do processamento do AECG, pode-se extrair o FECG e aplicar algoritmos de estimação para se obter a FHR. Considerando esse contexto, duas propostas foram desenvolvidas como temas de trabalho de conclusão de curso em Engenharia Eletrônica na Faculdade do Gama da Universidade de Brasília. A primeira consistiu na implementação de um módulo estimador da FHR baseado em FPGA, e a segunda, na realização da comunicação sem fio entre o FPGA e um dispositivo móvel com Android, que recebe o valor estimado e emite alarmes quando o mesmo ultrapassa os limites predefinidos. O objetivo deste trabalho é complementar a primeira proposta citada, implementando um módulo de leitura de maneira que vários sinais de AECG fiquem disponíveis para que o FPGA possa realizar o processamento e, posteriormente, enviar os valores da FHR estimada para o dispositivo móvel.