Aceleração de algoritmos para estimativa da frequência cardíaca fetal utilizando FPGA

Abstract

A utilização de FPGAs tem se mostrado uma alternativa eficiente para várias aplicações de sistemas embarcados, tanto em termos de desempenho quanto de consumo. Na área de biomédica, o monitoramento da frequência cardíaca fetal ou, em inglês, Fetal Heart Rate (FHR) tem sido determinante para a avaliação das reais condições do bebê durante a gestação. Dada a importância de monitoramento da atividade cardíaca, este trabalho tem como proposta utilizar o conceito de aceleração de algoritmos na implementação em FPGA de um sistema que estima a FHR a partir do eletrocardiograma fetal (fECG). Para isso, foi utilizado um filtro adaptativo dos Mínimos Quadrados (LMS) para o processamento de sinais de eletrocardiogramas abdominais e torácicos maternos e extração do fECG. O algoritmo no qual o filtro LMS está inserido foi implementado em Matlab e, posteriormente, transcrito para C, de modo a ser executado em um microprocessador MIPSfpga embarcado em um kit de desenvolvimento DE1-SoC (Altera). O desempenho dos blocos em C foi avaliado através de análise de profile e o bloco com maior custo computacional foi implementado em hardware. Com isso, foi possível demonstrar os conceitos de aceleração de algoritmo e co-projeto hardware-software.