| Campo Dublin Core | Valor | Língua |
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| dc.contributor.advisor | Lamar, Marcus Vinicius | - |
| dc.contributor.author | Martino Neto, Antonio | - |
| dc.identifier.citation | MARTINO NETO, Antonio. Aceleração da implementação do algoritmo de
criptografia AES-128 em um processador MIPS. 2016. viii, 41 f., il. Monografia (Bacharelado em Ciência da Computação)—Universidade de Brasília, Brasília, 2016. | en |
| dc.description | Monografia (graduação)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2016. | en |
| dc.description.abstract | Uma forma de melhorar o desempenho de aplicações é utilizar soluções em hardware,
que podem variar desde instruções dedicadas em um processador até chips inteiros
dedicados exclusivamente a uma tarefa. Neste trabalho, implementamos em Verilog um
processador pipeline baseado na arquitetura MIPS; adicionamos ao processador uma nova
instrução de multiplicação em um corpo finito, um cálculo recorrente no algoritmo AES-
128. Com o processador sintetizado em FPGA, compilamos e executamos uma implementação
do algoritmo AES-128, criando duas versões do código: uma sem modificações
e uma modificada para utilizar a nova instrução; finalmente, comparamos o desempenho
das duas versões. Nossos resultados mostram que a nova instrução reduz o tempo de
execução de forma expressiva. | en |
| dc.rights | Acesso Aberto | en |
| dc.subject.keyword | Algoritmos de computador | en |
| dc.subject.keyword | Criptografia de dados (Computação) | en |
| dc.title | Aceleração da implementação do algoritmo de criptografia AES-128 em um processador MIPS | en |
| dc.type | Trabalho de Conclusão de Curso - Graduação - Bacharelado | en |
| dc.date.accessioned | 2016-05-19T14:34:36Z | - |
| dc.date.available | 2016-05-19T14:34:36Z | - |
| dc.date.issued | 2016-05-19T14:34:36Z | - |
| dc.date.submitted | 2016-02-26 | - |
| dc.identifier.uri | http://bdm.unb.br/handle/10483/13148 | - |
| dc.language.iso | Português | en |
| dc.description.abstract1 | One way to improve performance of applications is to use harware solutions, which can
vary between dedicated instructions in a processor and whole chips dedicated exclusively
to one task. In this work, we implement in Verilog a pipeline processor based on the
MIPS architecture; we add a new instruction for multiplication in a finite field, a recurring
calculation in the AES-128 algorithm. With the processor synthesized in an FPGA, we
compile and execute an implementation of the AES-128 algorithm, creating two versions
of the code: one without modifications and one modified to use the new instruction;
finally, we compare the performance of both versions. Our results show that the new
instruction reduces execution time in an expressive way. | - |
| Aparece na Coleção: | Ciência da Computação
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