| Resumo: | A fim de estabelecer redes de comunicação sem fio (WSN) que agreguem baixo custo, baixo consumo, baixa taxa de transmissão de dados, confiabilidade e segurança, o protocolo ZigBee (IEEE 802.15.4) aparece como uma excelente alternativa, podendo ser aplicado em diversos contextos e finalidades, por exemplo em Smart Grids. O objetivo deste trabalho é a modelagem de um Phase Locked Loop (PLL) e projeto de um Oscilador Controlado por Tensão (VCO) para transceptor ZigBee. O projeto foi desenvolvido com auxílio das ferramentas Cadence seguindo a metodologia de projetos Top-Down. O Verilog-AMS foi a linguagem de descrição de hardware utilizada na modelagem, a qual possibilita a análise comportamental e simulação mista. Este trabalho foi dividido em duas partes: fundamentos teóricos (feito no TCC1) e implementação, realizada na disciplina TCC2. Na primeira parte, o levantamento inicial das especificações dos circuitos foram apresentados, resultando na proposta da topologia do PLL e em possíveis topologias para o VCO tanque LC. Na segunda parte, o sistema PLL foi completamente modelado usando Verilog-AMS e o VCO foi projetado em nível transistor, utilizando a tecnologia CMOS TSMC 0.18um. Os outros blocos que compõem o sistema PLL foram desenvolvidos em nível transistor por outros alunos. Em paralelo com o trabalho de modelagem, simulações mistas, utilizando os circuitos desenvolvidos neste trabalho bem como os circuitos desenvolvidos pelos outros alunos, foram realizadas mostrando resultados promissores. ________________________________________________________________________________ ABSTRACT
In order to establish Wireless Sensor Networks (WSN) which aggregate low cost, low power, low data rate, reliability and security, the ZigBee protocol (IEEE 802.15.4) appears as an excellent alternative and can be applied to many different contexts and proposes, e.g. Smart Grids. The objective of this work is to model a Phase Locked Loop (PLL) and designing a Voltage Controlled Oscillator (VCO) for a ZigBee transceiver. The project was developed using the Cadence tools following the Top-Down methodology for integrated circuit designs. The Verilog-AMS was the main hardware description language used in the modeling, making possible the behavioral analysis and mixed signal simulations. This academic work was divided in two parts: the theoretical foundation (done in the TCC1 discipline) and the implementation, accomplished in the TCC2 discipline. An initial survey of the circuits specifications was also done, resulting in a proposal of topologies for the PLL and the VCO LC-tank. In the TCC2 discipline, the PLL system was completely modeled using Verilog-AMS and the VCO was designed in transistor level, using the TSMC 0.18um CMOS technology. The other blocks that compound the PLL system were developed in transistor level by other students. In parallel with the modeling work, mixed signal simulations, using the circuits developed in this work as well as the circuits developed by other students, were carried out showing promising results. |
