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Título: Medidas de centralidade em grafos implementadas em FPGA
Autor(es): Pires, Luiz Augusto dos Santos
Orientador(es): Giozza, William Ferreira
Coorientador(es): Nery, Alexandre Solon
Assunto: Linguagem de programação (Computadores)
Algoritmos de computador
Data de apresentação: 29-Abr-2022
Data de publicação: 10-Abr-2023
Referência: PIRES, Luiz Augusto dos Santos. Medidas de centralidade em grafos implementadas em FPGA. 2022. 61 f., il. Trabalho de conclusão de curso (Bacharelado em Engenharia de Redes de Comunicação) — Universidade de Brasília, Brasília, 2022.
Resumo: O presente trabalho busca implementar o algoritmo Betweenness Centrality (BC) em um Field Programmable Gate Array (FPGA), de forma mais especifica o algoritmo de Brandes tendo Dijkstra como núcleo para suportar grafos com pesos. O intuito foi identificar a vi abilidade de sua implementação em FPGAs, bem como os ganhos no tempo de inferência do algoritmo e avaliar o consumo energético do circuito sintetizado. Para realizar a imple mentação usou-se o compilador Vitis HLS, que permite usar programação em C, C++ para gerar o modelo Register Transfer Language (RTL) facilitando o processo de implementação de algoritmos complexos em FPGAs.
Abstract: The present work seeks to implement the Betweenness Centrality algorithm in an Field Programmable Gate Array (FPGA), more specifically the Brandes algorithm having Dijkstra as the core to support weighted graphs. The aim was to identify the feasibility of its imple mentation in FPGAs, as well as the gains in the algorithm’s inference time and to evaluate the energy consumption of the synthesized circuit. To carry out the implementation, the Vitis HLS compiler was used, which allows using programming in C, C++ to generate the Register Transfer Language (RTL) model, facilitating the process of implementing complex algorithms in FPGAs.
Informações adicionais: Trabalho de Conclusão de Curso (graduação) — Universidade de Brasília, Faculdade de Tecnologia, 2022.
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